Compilación Justo a Tiempo (JIT)

La verificación formal es el uso de métodos matemáticos para probar o refutar la corrección del diseño de un sistema con respecto a una especificación formal. A diferencia de las pruebas, que sólo pueden demostrar la presencia de errores para entradas específicas, la verificación formal puede demostrar su ausencia para todas las entradas posibles. Consiste en crear un modelo formal del sistema y utilizar técnicas como la comprobación de modelos o la demostración de teoremas.

La detección de señales es el proceso de identificar posibles relaciones causales entre un fármaco y un evento adverso a partir de grandes conjuntos de datos, generalmente sistemas de notificación espontánea. Utiliza métodos estadísticos, conocidos como análisis de desproporcionalidad, para encontrar combinaciones de fármaco y evento notificadas con mayor frecuencia de la esperada. Una medida común es el Odds Ratio de Notificación (ROR), un valor superior a uno que sugiere una posible señal que requiere mayor investigación.

La verificación y la validación son procesos distintos. La verificación garantiza que un producto cumple los requisitos especificados ("¿Lo estás construyendo bien?"). La validación garantiza que el producto satisface las necesidades reales del usuario y el uso previsto ("¿Está construyendo lo correcto?"). Son actividades complementarias dentro de la gestión de la calidad, a menudo realizadas secuencialmente o en paralelo para garantizar tanto la corrección como la utilidad.

El límite de repetibilidad, [latex]r[/latex], es un valor crítico derivado de la desviación típica de la repetibilidad ([latex]s_r[/latex]). Representa la máxima diferencia absoluta esperada entre dos resultados de un mismo ensayo, obtenidos en condiciones de repetibilidad, con una probabilidad de 95%. Suele calcularse como [latex]r = 2,8 veces s_r[/latex]. Si la diferencia supera [latex]r[/latex], los resultados se consideran sospechosos.