Compilazione Just-In-Time (JIT)

La verifica formale è l'uso di metodi matematici per dimostrare o confutare la correttezza del progetto di un sistema rispetto a una specifica formale. A differenza dei test, che possono mostrare la presenza di bug solo per input specifici, la verifica formale può dimostrare la loro assenza per tutti gli input possibili. Si tratta di creare un modello formale del sistema e di utilizzare tecniche come il model checking o il theorem proving.

Signal detection is the process of identifying potential causal relationships between a drug and an adverse event from large datasets, typically spontaneous reporting systems. It uses statistical methods, known as disproportionality analysis, to find drug-event combinations reported more frequently than expected. A common measure is the Reporting Odds Ratio (ROR), a value greater than one suggesting a potential signal that requires further investigation.

La verifica e la convalida (V&V) sono processi distinti. La verifica assicura che un prodotto soddisfi i requisiti specificati ("Lo state costruendo bene?"). La convalida assicura che il prodotto soddisfi le esigenze reali dell'utente e l'uso previsto ("State costruendo la cosa giusta?"). Si tratta di attività complementari nell'ambito della gestione della qualità, spesso eseguite in sequenza o in parallelo per garantire sia la correttezza che l'utilità.

Il limite di ripetibilità, [latex]r[/latex], è un valore critico derivato dalla deviazione standard della ripetibilità ([latex]s_r[/latex]). Rappresenta la massima differenza assoluta attesa tra due singoli risultati del test, ottenuti in condizioni di ripetibilità, con una probabilità di 95%. Viene comunemente calcolato come [latex]r = 2,8 ´times s_r[/latex]. Se la differenza supera [latex]r[/latex], i risultati sono considerati sospetti.